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【アーキテクチャ】デザインウェーブマガジンのスレ

1 :774ワット発電中さん:04/02/19 14:01 ID:z0VZI7Uc
http://www.cqpub.co.jp/dwm/

コンピュータアーキテクチャ好きにはたまらない
デザインウェーブマガジンのスレ

2 :774ワット発電中さん:04/02/19 14:11 ID:jXACMJil
2GET!!

3 :774ワット発電中さん:04/02/19 14:15 ID:DJh3alRI
ところで、付録で何か作った?

4 :774ワット発電中さん:04/02/19 14:20 ID:jXACMJil
やっぱしアーキの根幹は命令デコードとステートマシンだろ?
カルノー図の簡単化法やブール代数計算して命令デコーダや処理ステージのステート表を作る。
同期でやるなら、ここもカウンタベースロジックだな。

5 :774ワット発電中さん:04/02/19 14:21 ID:Qk6yB6+Q
カルノー図なんか本当に書くことがあるのですか

6 :774ワット発電中さん:04/02/19 14:31 ID:jXACMJil
>>5
ワイヤードロジックでやるならやるでしょ。
RISCやマシン語命令数やステート数やステージ数が少ないケースで。
だが、スーパースカラ、ベクトル制御とかのCISCになってくるとそうもいかないんじゃ・・・。
制御回路が大規模なのはストアドロジックで、マイクロプログラム方式使う場合もあるんじゃないかな。


7 :774ワット発電中さん:04/02/19 14:45 ID:jXACMJil
>>5
分かりやすいのを見つけた!
http://www.algopro.co.jp/sflguide/sfl_g1/new_page_20.htm
Sがステートで、実際各場所に出てる値の出し入れ信号m_aだのmux(1:0)だのがステート信号。
前のステート、次のステート・・・、この一つ一つのステート信号の塊がステージ。


8 :774ワット発電中さん:04/02/19 14:59 ID:jXACMJil
↑違ったな。表のS0の動作1、動作2のそれぞれがS0の各ステージ

9 :774ワット発電中さん:04/02/19 15:28 ID:jXACMJil
>>7を条件分岐についてステート信号見てみると・・・
まず、OPコードをOP(1:0)で取り込み、且つfzを取り込む。
fzが真なら分岐だから、irでIRに対して、Sの吐き出しゲートを開く信号を送ると同時に、mux(1:0)でMUXにSから来た線のゲートを選択の信号送る、と同時にI_W(CPUの外に対する信号)でMEMORYに対して読み込み信号を送る、
同時に+1された信号が、PCの入り口に来ているのでpccで取り込みゲートオープンの支持を出す。
Sにはもともとジャンプ先アドレスが入っているから、すなはちこれがメモリに対するアドレス指示でこのアドレスの読み込みであり、すなはち条件分岐先ジャンプとなる。
同時に、次のあどれすがPCに入っている。
fzが偽の時は、通常どうり次のアドレス取り込みだから、
pccでPCの吐き出しゲートオープン、と同時にmux(1:0)でPCから来た線のゲート選択の信号を送る、と同時にI_Wでメモリに読み込み信号送れば、通常通り次のアドレス読み込み。
書いた指示出してるステート信号ってのが最初のOP(1:0)とfzの取り込みデコードの結果のロジックで出た信号。
ここではステージは1段階しかないけど、このデコード、ステージごとのステート信号作成作業が、ステート表作成、さらに、ワイヤードロジックならカルノー図やブール代数計算でのスケマ回路作成、もしくはストアドならHDL、C等の開発言語での作成となる。











































10 :774ワット発電中さん:04/02/19 16:02 ID:jXACMJil
だから、実際の処理現場では門を開けるか閉じるかしかしてないんだな。
ステート信号(xxの2bitで入り口出口の開け閉め0/1の00,01,10,11)の信号を各部の↓の脇のステート入力に送ってやる。
   各部のレジスタ(箱)
      ↓
0,1でON/OFF_   0,1でON/OFF
  ↓    | |    ↓
_|\__| |__|\_
 |/   |_|   |/

MUXはマルチプレクサだから
。スイッチ
。_。____

 ↑
00,01,10信号でどれを選ぶか選択。
でこの0/1信号出してるのが命令デコード(回路で命令の0/1を噛み砕いて作業用信号作る)の結果と。

11 :774ワット発電中さん:04/02/19 19:04 ID:jXACMJil
>>9にもとづいて条件分岐命令のステートマシン組んでみたよ。
op1|op0|fz|ir1(入)|ir0(出)|mux1|mux0|pcc1(入)|pcc0(出)|I_W1|I_W0
1 1 1  0   1  0 1   1    0  0 1
1 1 0  0   0  0 0   0    1  0 1
※ただし
mux(00:pc,01:S,10:Dをそれぞれ選択)
I_W(00:non,01:read,10:write)
入出はそれぞれ1のときOPEN

真理値は
op1・op0・fz=ir0+mux0+pcc1+I_W0
     _
op1・op0・fz=pcc0+I_W0

回路にすると
            ___
op1------------|AND|----------------ir0
  __)___________________|  | | . | |
  || _______________|_____| .| . | |---mux0
op0-)-|----        | . |------pcc1
   | || |______| ̄ ̄|  |_________ 
fz--)---)-NOT-|AND|_________|OR|_I_W0
   | |__________|   |   |_|
   |______________ |______|______________pcc0
これが命令デコードとステート信号回路になるね。
条件分岐命令だけだけど。


12 :774ワット発電中さん:04/02/19 22:45 ID:Wpvm71Cr
スーパースカラ、ベクトルはCISCではありません。別の区分です。
何の略か考えれば明らかだと思いますが。

13 :774ワット発電中さん:04/02/20 00:05 ID:0bcdi3xP
日本ではアーキテクチャはとてもマイナーな感じだね
デザインウェーブマガジンもトランジスタ技術に比べると知名度が低すぎ
情報処理技術者試験でハード系のエンベデッド試験は受験者が一番少ない
パソコン用CPU分野で日本が全く活躍してないからだと思うんだが

14 :774ワット発電中さん:04/02/20 16:22 ID:C2Gz6f+E
論理回路age

15 :774ワット発電中さん:04/02/21 00:34 ID:bUrAStMh
DWM LSI設計コンテスト発表会 ↓

http://www.ie.u-ryukyu.ac.jp/~wada/design04/conference.html

まだ賞は分らないのね。。

16 :774ワット発電中さん:04/03/24 04:35 ID:c7jQOPNR
age


17 :774ワット発電中さん:04/03/28 22:42 ID:V+vRDTK+
状態遷移図とシグナルフロー図は必須でしょう。カルノー図はいらんと思うよ。

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